기여 안내
Altifigence™ 개발에 참여하세요.
문서, RTL, Lab 도구, SystemVerilog IDE는 저장소별로 관리합니다. 작은 변경과 재현 가능한 검증 기록부터 시작하세요.
시작하기
먼저 저장소 README와 열린 이슈를 확인하세요. 첫 기여는 문서 수정, 작은 테스트, 재현 가능한 버그 리포트처럼 좁은 범위가 좋습니다.
아키텍처, 공개 API, 릴리스, 보안, 하드웨어 민감 작업은 구현 전에 논의를 열어 범위를 맞춥니다.
저장소 선택
문서 저장소
문서, 사양, 로드맵, 릴리스 조정 변경을 다룹니다.
FPGA 저장소
RTL, 모델, 시뮬레이션 흐름, 하드웨어 검토 기록을 다룹니다.
엔진 저장소
CLI/core 분석, 트레이스 도구, 검증 워크플로, Lab UI를 다룹니다.
systemverilog-ide
편집기 진단, xsim 로그 통합, SystemVerilog 워크플로 지원을 다룹니다.
이슈와 Pull Request
기존 이슈와 PR을 먼저 검색합니다. 이슈 하나에는 한 주제만 담고, 영향을 받는 저장소와 재현 또는 검토에 필요한 정보를 포함합니다.
Pull Request는 main을 대상으로 하고, 관련 이슈나 논의를 연결하며, 동기, 접근, 검증을 설명합니다. 관련 없는 포맷 변경, 이름 변경, 생성 산출물, 저장소 설정 변경은 같은 diff에 넣지 않습니다.
보안 발견 사항은 공개 이슈에 올리지 말고 보안 정책 채널로 보내 주세요.
문서 작성 스타일
명확하게 씁니다. 구체적인 명사, 현재 상태, 명령 출력, 버전 식별자, 원본 링크를 우선합니다. 구현된 것과 계획된 것을 분리합니다.
검토 전 작업에는 development preview, pre-stable, early scaffold, host dry run 같은 신중한 라벨을 사용합니다.
기여 기록
검토 기록에는 명령어, 로그, 리포트, 스크린샷, 보드 설정, 커밋 SHA, 모델 설정, 테스트 입력, CI 실행을 포함할 수 있습니다.
기여 노트는 소스 변경, 검증 기록, 문서화된 검토 단계에 집중합니다.
코드와 RTL 주석
주석은 의도, 불변조건, 인터페이스 경계, clock/reset 가정, 데이터 흐름, 비자명한 제약을 설명해야 합니다. 각 줄을 반복해서 설명하지 않습니다.
RTL 주석은 타이밍, handshake 동작, 폭, reset 상태, 합성 가정에 특히 신중해야 합니다.